Nicolai Fiege (M. Sc.)

Ich sitze in Raum 0339 (Eingang über Raum 0335).

• Seit 2021: Doktorand, Universität Kassel
• 2018 - 2021: Master Elektrotechnik, Universität Kassel (Abschlussarbeit: "Throughput-Optimal Modulo Scheduling with Rational Initiation Intervals for Computer-Aided Hardware Design", VDE Förderpreis für herausragende Studienleistungen)
• 2014 - 2018: Bachelor Elektrotechnik, Universität Kassel (Abschlussarbeit: "Automatic VHDL-Code Generation of Convolutional Neural Networks for System-on-Chips")

• N. Fiege, M. Kumm and P. Zipf, "Bit-Level Optimized Constant Multiplication Using Boolean Satisfiability," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 71, no. 1, pp. 249-261, Jan. 2024, doi: 10.1109/TCSI.2023.3327814.
• N. Fiege and P. Zipf, ‘BLOOP: Boolean Satisfiability-based Optimized Loop Pipelining’, ACM Trans. Reconfigurable Technol. Syst., vol. 16, no. 3, p. 49:1-49:32, Jul. 2023, doi: 10.1145/3599972.
• N. Fiege, P. Sittel, and P. Zipf, ‘Optimal Binding and Port Assignment for Loop Pipelining in High-Level Synthesis’, in 2022 32nd International Conference on Field-Programmable Logic and Applications (FPL), Aug. 2022, pp. 262–269. doi: 10.1109/FPL57034.2022.00047.
• N. Fiege, P. Sittel, and P. Zipf, ‘Speeding Up Optimal Modulo Scheduling with Rational Initiation Intervals’, in 2022 32nd International Conference on Field-Programmable Logic and Applications (FPL), Aug. 2022, pp. 322–326. doi: 10.1109/FPL57034.2022.00056.
• N. Fiege, P. Sittel, and P. Zipf, ‘Improving Energy Efficiency in Loop Pipelining by Rational-II Modulo Scheduling’, in 2022 IEEE 30th Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM), May 2022, pp. 1–2. doi: 10.1109/FCCM53951.2022.9786117.
• P. Sittel, N. Fiege, J. Wickerson, and P. Zipf, ‘Optimal and Heuristic Approaches to Modulo Scheduling With Rational Initiation Intervals in Hardware Synthesis’, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 41, no. 3, pp. 614–627, Mar. 2022, doi: 10.1109/TCAD.2021.3060320.
• P. Sittel, N. Fiege, M. Kumm, and P. Zipf, ‘Isomorphic Subgraph-based Problem Reduction for Resource Minimal Modulo Scheduling’, in 2019 International Conference on ReConFigurable Computing and FPGAs (ReConFig), Dec. 2019, pp. 1–8. doi: 10.1109/ReConFig48160.2019.8994768

Ich bin an diversen Themen der Schaltungsoptimierung (vor allem an High-Level-Synthese & Arithmetik) aber auch an genereller Optimierung "egal wovon" interessiert. Aktuell sind die folgenden Arbeiten zu vergeben:

• Inkrementeller System of Difference Constraints-Solver nach Literaturvorlage
• Erweiterung: API für Boolean Satisfiability Solver
• Vergleich verschiedener Implementierungsmethoden für FIR-Filter auf FPGAs
• Modulo Scheduling-Algorithmus nach Literaturvorlage
• Zufällige Graph-Generierung nach realen Vorbildern
• Nachimplementierung eines Verfahrens zur optimalen Wortbreitenwahl mittels Ganzzahliger Linearer Programmierung
• Arithmetik-Operator-Bibliothek inkl. C++-API
• Portierung unseres High-Level-Synthese-Tools (in abgespeckter Version) von Lua nach Python

• Entwurf optimierter Standardzellen/Schaltnetzen auf Gatterebene

• Standardzellen-Optimierung auf Transistorebene in CMOS-Technologie

• ASIC-Implementierung und Auswertung unserer Arithmetikschaltungen

• Verlustleistungsabschätzung von Schaltnetzen mittels Entropieberechnung

• Automatisiertes Finden von fast gleichen Teilschaltungen

Fast alle der oben genannten Arbeiten lassen sich sowohl als Projekt als auch als Abschlussarbeit absolvieren. Melden Sie sich bei Interesse per Mail. Kommen Sie alternativ auch gerne mit (thematisch passenden) eigenen Themenvorschlägen zu mir. Schreiben Sie in jedem Fall bitte in Ihrer Mail 1) welche Art von Arbeit Sie suchen (Projekt- oder Abschlussarbeit), 2) an welchem Thema Sie interessiert sind, 3) welche Vorkenntnisse Sie mitbringen und 4) was Sie studieren.

• Achmad Luthfi Nugroho "Optimale Matrixmultiplikation mit Integer Linear Programming" (Projekt)
• Guanyu Qiu "Accelerating Boolean Satisfiability Solvers on FPGAs" (Master)
• Florian Zimmermann "FPGA-Beschleunigte Renderung von 3D-Szenen" (Projekt)
• Jan Philipp Rauwolf "FPGA-Beschleunigte Erschütterungsortung" (Bachelor)
• Achmad Luthfi Nugroho "Implementierung eines Verfahrens zur optimierten FIR-Filter-Implementierung" (Bachelor)

2024

• Philipp Schenk, "Non-Iterative Modulo Scheduling" (Bachelor)
• Michel Schäfer, Timo Busch "Messtechnische Ermittlung des Kaffee-Röstrads" (Projekt)
• Christoph Becker "Optimale Konstanten-Matrix-Multiplikation mit Boolean Satisfiability" (Bachelor)

2023

• Philipp Schenk "Generische C++-API zu Boolean Satisfiability Solvern" (Projekt)
• Jan Philipp Rauwolf "Triangulation von Erschütterungen" (Projekt)
• Lucas Scheerer "Funktionsweise von SAT-Solver-Algorithmen" (Projekt)
• Christoph Becker "Heuristisches Modulo Scheduling mit Rationalen IIs" (Projekt)
• Benjamin Lagershausen-Keßler "SMT-Basiertes Moduloscheduling" (Bachelor)

2022

• Benjamin Lagershausen-Keßler "Implementierung der Ethernet-Schnittstelle des PYNQ-Boards" (Projekt)
• Guanyu Qiu "Design and Implementation of a Signal Generator" (Projekt)

Wintersemester 2023/24

• Digitale Logik Übung
• VHDL-Praktikum (entfällt wegen fehlenden Teilnehmern)

Sommersemester 2023

• VHDL Kurs/Schaltungsentwurf mit HDLs

Wintersemester 2022/23

• Digitale Logik Übung
• VHDL-Praktikum
• Embedded Systems Praktikum

Sommersemester 2022

• VHDL-Kurs/Schaltungsentwurf mit HDLs

Wintersemester 2021/22

• Digitale Logik Übung
• VHDL-Praktikum

Sommersemester 2021

• VHDL-Kurs/Schaltungsentwurf mit HDLs